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干貨

PLL(Phase Locked Loop)：為鎖相回路或鎖相環(huán)，用來(lái)統(tǒng)一整合時(shí)鐘信號(hào)，使高頻器件正常工作，如內(nèi)存的存取資料等。PLL用于振蕩器中的反饋技術(shù)。許多電子設(shè)備要正常工作，通常需要外部的輸入信號(hào)與內(nèi)部的振蕩信號(hào)同步。一般的晶振由于工藝與成本原因，做不到很高的頻率，而在需要高頻應(yīng)用時(shí)，由相應(yīng)的器件VCO，實(shí)現(xiàn)轉(zhuǎn)成高頻，但并不穩(wěn)定，故利用鎖相環(huán)路就可以實(shí)現(xiàn)穩(wěn)定且高頻的時(shí)鐘信號(hào)。

在僅有零點(diǎn)電阻和電容可調(diào)節(jié)的情況下設(shè)計(jì)PLL濾波器

如參考文獻(xiàn)中所描述，可采用標(biāo)準(zhǔn)過(guò)程來(lái)確定鎖相環(huán)(PLL)中二階環(huán)路濾波器的R0、C0 和CP 數(shù)值。它采用開(kāi)環(huán)帶寬(ω0)和相位裕量(?M)作為設(shè)計(jì)參數(shù)，并可擴(kuò)展至三階環(huán)路濾波器，從而確定R2 和C2（圖1）。該過(guò)程可直接解出CP，然后推導(dǎo)出其余數(shù)值。詳細(xì)閱讀>>

采用分布式PLL系統(tǒng)評(píng)估相位噪聲的方法

對(duì)于數(shù)字波束成形相控陣，要生成本地振蕩器（LO），通常會(huì)考慮的實(shí)現(xiàn)方法是向分布于天線陣列中的一系列鎖相環(huán)分配常用基準(zhǔn)頻率。對(duì)于這些分布式鎖相環(huán)，目前文獻(xiàn)中還沒(méi)有充分記錄用于評(píng)估組合相位噪聲性能的方法。詳細(xì)閱讀>>

滿足你的嚴(yán)苛需求，這款PLL性能Max！

隨著人們對(duì)通信系統(tǒng)的頻率帶寬、吞吐量和動(dòng)態(tài)范圍的需求日益提高，同時(shí)還要求毫米波5G使用更高的天線頻率，因此對(duì)于通信系統(tǒng)或混合信號(hào)系統(tǒng)中使用的本地振蕩器(LO)或時(shí)鐘的質(zhì)量也分別提出了更高的要求。詳細(xì)閱讀>>

深度解析PLL器件的相位校準(zhǔn)與控制！

顧名思義，鎖相環(huán)(PLL)使用鑒相器比較反饋信號(hào)與參考信號(hào)，將兩個(gè)信號(hào)的相位鎖定在一起。雖然這種特性有許多用武之地，但是PLL如今最常用于頻率合成，通常充當(dāng)上變頻器/下變頻器中的本振(LO)，或者充當(dāng)高速模數(shù)轉(zhuǎn)換器(ADC)或數(shù)模轉(zhuǎn)換器(DAC)的時(shí)鐘。詳細(xì)閱讀>>

使用具有精密相位控制的超寬帶PLL/VCO替代YIG調(diào)諧振蕩器硅片

RF 和微波儀器(比如信號(hào)和網(wǎng)絡(luò)分析儀)需使用寬帶掃頻信號(hào)來(lái)進(jìn)行大多數(shù)基本測(cè)量。但寬帶壓控振蕩器(VCO)通常會(huì)因最大限度擴(kuò)大調(diào)諧范圍所需的低 Q 和高 KVCO(VCO 的調(diào)諧靈敏度，單位：MHz/V)而具有最糟糕的相位噪聲。釔鐵石榴石(YIG)調(diào)諧振蕩器憑借良好的寬帶相位噪聲性能和一個(gè)倍頻程頻率調(diào)諧范圍巧妙地解決了該問(wèn)題，但體積可能較大且費(fèi)用昂貴...詳細(xì)閱讀>>

絕對(duì)干貨！PLL應(yīng)用的常見(jiàn)問(wèn)題及解決方法

鎖相環(huán)（PLL）是一種反饋系統(tǒng)，其中電壓控制振蕩器（VCO）和相位比較器相互連接，使得振蕩器可以相對(duì)于參考信號(hào)維持恒定的相位角度。在使用PLL的過(guò)程中您都遇到過(guò)哪些問(wèn)題呢？詳細(xì)閱讀>>

基礎(chǔ)知識(shí)

從電源管理模塊入手，實(shí)現(xiàn)性能最佳的PLL設(shè)計(jì)

鎖相環(huán)(PLL)是現(xiàn)代通信系統(tǒng)的基本構(gòu)建模塊，通常用在無(wú)線電接收機(jī)或發(fā)射機(jī)中，主要提供“本振”(LO)功能；也可用于時(shí)鐘信號(hào)分配和降噪，而且越來(lái)越多地用作高采樣速率模數(shù)或數(shù)模轉(zhuǎn)換的時(shí)鐘源。詳細(xì)閱讀>>

ADI教你如何把PLL鎖定時(shí)間從4.5 ms 縮短到 360 μs？

利用手動(dòng)頻段選擇，鎖定時(shí)間可從典型值 4.5 ms 縮短到典型值 360 μs。本文以高度集成的解調(diào)器和頻率合成器 ADRF6820 為例，告訴大家如何手動(dòng)選擇頻段以縮短PLL鎖定時(shí)間。詳細(xì)閱讀>>

我知道PLL/VCO技術(shù)應(yīng)該怎么提升性能

多年來(lái)，微波頻率生成使工程師面臨嚴(yán)峻的挑戰(zhàn)，不僅需要對(duì)模擬、數(shù)字、射頻(RF)和微波電子有深入的了解，尤其是鎖相環(huán)(PLL)和壓控振蕩器(VCO)集成電路組件方面，還需要具備可調(diào)濾波、寬帶放大以及增益均衡等專(zhuān)業(yè)知識(shí)。詳細(xì)閱讀>>

鎖相環(huán)的特點(diǎn)是：利用外部輸入的參考信號(hào)控制環(huán)路內(nèi)部振蕩信號(hào)的頻率和相位。因鎖相環(huán)可以實(shí)現(xiàn)輸出信號(hào)頻率對(duì)輸入信號(hào)頻率的自動(dòng)跟蹤，所以鎖相環(huán)通常用于閉環(huán)跟蹤電路。鎖相環(huán)在工作的過(guò)程中，當(dāng)輸出信號(hào)的頻率與輸入信號(hào)的頻率相等時(shí)，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱(chēng)的由來(lái)。