【導讀】模數(shù)轉換器(ADC)中的采樣會產生混疊和電容反沖問題，為此設計人員使用濾波器和驅動放大器來解決，但這又帶來了一系列相關挑戰(zhàn)。尤其是在中等帶寬應用中，實現(xiàn)精密直流和交流性能面臨挑戰(zhàn)，設計人員最終不得不降低系統(tǒng)目標。
本文介紹連續(xù)時間Σ-Δ ADC，通過簡化信號鏈來有效解決采樣問題。采用這種方法無需使用抗混疊濾波器和緩沖器，并可解決與額外組件相關的信號鏈失調誤差和漂移問題。進而可縮小解決方案尺寸，簡化設計，并改善系統(tǒng)的相位匹配和整體延遲。
本文還將連續(xù)時間轉換器與離散時間轉換器進行了比較，并著重介紹使用連續(xù)時間Σ-Δ ADC的系統(tǒng)優(yōu)勢和存在的限制。
采樣基本原理
數(shù)據(jù)數(shù)字化包含采樣和量化兩個基本過程，如圖1所示。采樣是第一步，其中使用采樣頻率fS將連續(xù)時間可變模擬信號x(t)轉換為離散時間信號x(n)。最終得到以 1/TS (fS = 1/TS)間隔的信號。
圖1.數(shù)據(jù)采樣。
第二步是量化，將這些離散時間樣本值估算為一個有限可能值，并用數(shù)字代碼表示，如圖1所示。這種量化為一組有限值的操作會導致數(shù)字化誤差，稱為量化噪聲。
采樣過程也會導致混疊，可以看到有輸入信號折返以及采樣保持時鐘頻率周圍出現(xiàn)諧波。奈奎斯特準則要求采樣頻率必須至少是最高信號頻率的兩倍。如果采樣頻率小于最大模擬信號頻率的兩倍，將會出現(xiàn)一種稱為"混疊"的現(xiàn)象。
為了理解混疊在時域和頻域中的含義，首先來看圖2所示的單信號音正弦波采樣信號的時域表示。在本例中，采樣頻率 fS不是 fa的至少2倍，只是稍微高于模擬輸入頻率 fa，因此不符合奈奎斯特準則。注意，實際樣本圖案會產生較低頻率 fS – fa的混疊正弦波。
圖2.混疊：時域表示。
圖3.混疊：頻域表示。
這種情況的相應頻域表示如圖3所示。
奈奎斯特帶寬定義為從DC到 fS/2的頻譜。該頻譜可細分為無數(shù)個奈奎斯特區(qū)，每個區(qū)的寬度為 0.5fS。在實際應用中，可以將理想采樣器用ADC后接FFT處理器來代替。FFT處理器僅提供DC到 fS/2范圍內的輸出；即第一奈奎斯特區(qū)出現(xiàn)的信號或混疊。
如果采用理想的脈沖采樣器，在 fS 頻率下對 fa 頻率的單頻正弦波進行采樣（見圖1）。另外假定 fS > 2fa。采樣器的頻域輸出顯示，每個 fS倍數(shù)頻率附近均會出現(xiàn)原始信號的混疊或鏡像；即 |± KfS ± fa| 頻率處，K = 1,2,3,4等。
接下來，我們考慮第一奈奎斯特區(qū)之外的信號（圖3）。信號頻率僅略小于采樣頻率，就是圖2中時域表示的情形。注意，即使信號位于第一奈奎斯特區(qū)之外，其鏡像（或混疊） fS – fa仍位于該區(qū)內?；氐綀D3。很明顯，如果任何鏡像頻率 fa處出現(xiàn)干擾信號，那么也將會出現(xiàn)在 fa，因而會在第一奈奎斯特區(qū)內產生雜散頻率成分。
解決挑戰(zhàn)，實現(xiàn)精密性能
對于高性能應用，系統(tǒng)設計人員需要解決采樣過程導致的量化噪聲、混疊和開關電容輸入采樣問題。兩種類型的精密ADC都采用基于開關電容的采樣技術構建，這兩種ADC分別是行業(yè)中常見的逐次逼近寄存器(SAR)和Σ-Δ ADC。
量化噪聲
在理想的奈奎斯特ADC中，ADC的LSB大小將決定進行模數(shù)轉換時帶到輸入中的量化噪聲。這些量化噪聲都分布在 fS/2帶寬范圍內。為了解決量化噪聲問題，首先需要采用過采樣技術，即以大幅高于奈奎斯特頻率的速率對輸入信號進行采樣，以提高信噪比(SNR)和分辨率(ENOB)。過采樣期間，選擇使用的采樣頻率為奈奎斯特頻率的N倍 (2 × fIN)，因此必須讓相同的量化噪聲分布在N倍奈奎斯特頻率范圍內。這也會放寬對抗混疊濾波器的要求。過采樣率(OSR)定義為 fS/2fIN，其中 fIN 是目標信號帶寬。一般來說，對ADC進行4倍過采樣可額外提供1位分辨率，或增加6 dB的動態(tài)范圍。提升過采樣率可降低整體噪聲并增加動態(tài)范圍(DR)，因為過采樣為ΔDR = 10log10 OSR，單位dB。
過采樣可以與集成數(shù)字濾波器和抽取功能一起使用和實現(xiàn)。Δ-Σ型ADC基本過采樣調制器對量化噪聲進行整形，使其大部分出現(xiàn)在目標帶寬以外，從而增加低頻下的整體動態(tài)范圍，如圖4所示。然后，數(shù)字低通濾波器(LPF)濾除目標帶寬以外的量化噪聲，抽取器降低輸出數(shù)據(jù)速率，使其回落至奈奎斯特速率。
圖4.過采樣示例。
噪聲整形是另一種用于降低量化噪聲的技術。在Σ-Δ ADC中，在環(huán)路濾波器之后的環(huán)路內使用低分辨率（一位至五位）量化器。DAC用作反饋，用于提取輸入中的量化信號，如圖5所示。
圖5.噪聲整形。
積分器將累加量化誤差，將量化噪聲整形至更高頻率，然后使用數(shù)字濾波器進行濾波。圖6所示為典型的Σ-Δ ADC輸出x[n]的功率譜密度(PSD)。噪聲整形斜率取決于環(huán)路濾波器的階數(shù)H(z)（見圖11），每十倍頻程為(20 × n) dB，其中n表示環(huán)路濾波器的階數(shù)。Σ-Δ ADC通過結合使用噪聲整形和過采樣，可實現(xiàn)帶內高分辨率。帶內帶寬等于 fODR/2 （ODR表示輸出數(shù)據(jù)速率）。通過提高環(huán)路濾波器的階數(shù)或提高過采樣率，可以獲得更高的分辨率。
圖6.過采樣和噪聲整形圖。
混疊
為了解決高性能應用中的混疊，可使用更高階的抗混疊濾波器來避免任何數(shù)量的混疊?？够殳B濾波器是一款低通濾波器，其帶寬會限制輸入信號，并確保信號中不含可以折返的目標帶寬以外的頻率分量。濾波器性能將取決于帶外信號與fS/2的接近程度和所需的衰減量。
對于SAR ADC，輸入信號帶寬和采樣頻率之間的差距并不大，所以我們需要使用更高階的濾波器，這要求采用更復雜、更高階的濾波器設計，且功率更高，失真更大。例如，如果采樣速度為200 kSPS的SAR的輸入帶寬為100 kHz，則抗混疊濾波器需要抑制>100 kHz的輸入信號，以確保不會產生混疊。這就需要使用極高階的濾波器。圖7顯示了陡峭的需求曲線。
圖7.混疊要求。
如果選擇使用400 kSPS采樣速度來降低濾波器的階數(shù)，則需要抑制>300 kHz的輸入頻率。提高采樣速度會增加功率，如果實現(xiàn)雙倍速度，需要的功率也會翻倍。由于采樣頻率遠高于輸入帶寬，因此以功率為代價進一步提高過采樣會進一步放寬抗混疊濾波器的要求。
在Σ-Δ ADC中，以更高的OSR對輸入過采樣，由于采樣頻率遠高于輸入帶寬，因而放寬了抗混疊濾波器的要求，如圖8所示。
圖8.∑-Δ 架構中的抗混疊濾波器要求。
圖9顯示了SAR和離散時間Σ-Δ(DTSD)架構中AAF的復雜程度。如果我們要使用100 kHz –3 dB輸入帶寬在采樣頻率fS下實現(xiàn)102 dB衰減，則DTSD ADC將需要使用二階抗混疊濾波器；而采用SAR ADC時在 fS 下獲得相同衰減，則需要使用五階濾波器。
對于連續(xù)時間Σ-Δ(CTSD) ADC，它本身具有衰減功能，所以我們無需使用任何抗混疊濾波器。
圖9.各種架構的AAF濾波器要求。
這些濾波器對系統(tǒng)設計人員來說都是難題，他們必須優(yōu)化這些濾波器，以便在目標頻帶內提供衰減，并且盡可能提供更高的抑制性能。它們還會增加許多其他誤差，例如失調、增益、相位誤差和系統(tǒng)噪聲，進而降低其性能。
而且，高性能ADC本身是差分式，所以我們需要使用雙倍數(shù)量的無源組件。要在多通道應用中實現(xiàn)更好的相位匹配，信號鏈中的所有組件也必須匹配。因此，需要使用公差更嚴格的組件。
開關電容輸入
開關電容輸入采樣取決于電容上采樣輸入的建立時間，因此在開關采樣開關時，需要充電/放電瞬態(tài)電流。這稱為輸入反沖，要求使用支持這些瞬變電流的輸入驅動放大器。此外，要求在采樣時間結束時建立輸入，而且采樣輸入的精度決定ADC的性能，意味著驅動放大器需要在反沖事件后快速穩(wěn)定建立。因此需要使用支持快速建立并能吸收開關電容操作反沖的高帶寬驅動器。在開關電容輸入中，每當采樣開啟，驅動器必須立即為保持電容提供電源。只有當驅動器具備足夠的帶寬能力時，才能及時提供這種電流激增。由于開關寄生，采樣時驅動器上會出現(xiàn)反沖。如果反沖在下一次采樣前未能穩(wěn)定下來，會導致采樣誤差，從而影響ADC輸入。
圖10.采樣反沖。
圖10顯示了DTSD ADC上的反沖。例如，如果采樣頻率為24 Mhz，那么數(shù)據(jù)信號需要在41 ns內建立。因為基準也是一個開關電容輸入，所以基準輸入引腳上也需要一個高帶寬緩沖器。這些輸入信號和基準電壓緩沖器也會增加噪聲，使信號鏈的整體性能下降。此外，輸入信號驅動器的失真分量（在S&H頻率附近）會進一步提高抗混疊要求。對于開關電容輸入，采樣速度的變化會導致輸入電流變化。這可能導致重新調諧系統(tǒng)，以減少驅動ADC時驅動器或前一級產生的增益誤差。
連續(xù)時間Σ-Δ ADC
CTSD ADC是另一種Σ-Δ ADC架構，利用過采樣和噪聲整形等原理，但提供另一種實施采樣的方法，具有顯著的系統(tǒng)優(yōu)勢。
圖11將DTSD架構和CTSD架構進行了比較?？梢钥吹?，DTSD架構在環(huán)路之前對輸入采樣。環(huán)路濾波器H(z)在時間上是離散的，并使用開關電容積分器實現(xiàn)。反饋DAC也是基于開關電容。由于進行輸入采樣會導致fS中產生混疊問題，所以對輸入采樣之前需要在輸入端使用抗混疊濾波器。
圖11.離散時間和連續(xù)時間調制器框圖。
CTSD未在輸入端配置采樣器，而是在環(huán)路內的量化器上采樣。環(huán)路濾波器使用連續(xù)時間積分器實現(xiàn)了時間連續(xù)性，反饋DAC也是如此。與量化噪聲受到整形一樣，因采樣導致的混疊也會被整形。由此得出了幾乎無采樣混疊的ADC，使其自成其類。
CTSD的采樣頻率是固定的，這與DTSD不同，后者的調制器采樣頻率可以輕松擴展。此外，CTSD ADC對抖動的容忍程度也低于開關電容ADC?，F(xiàn)成的晶體或CMOS振蕩器為ADC提供本地低抖動時鐘，有助于避免在隔離狀態(tài)下傳輸?shù)投秳訒r鐘，并降低EMC。
CTSD具有兩大優(yōu)勢，它本身具有混疊抑制能力，并且為信號和基準提供阻性輸入。
固有的抗混疊能力
把量化器移到環(huán)路內會產生固有的混疊抑制。如圖12所示，輸入信號在采樣前通過環(huán)路濾波器，在量化器上產生的折返（混疊）誤差也會經此濾波器去除。信號和混疊誤差與Σ-Δ環(huán)路具有相同的噪聲傳遞函數(shù)，并且在Σ-Δ架構中實施與量化噪聲相似的噪聲整形。因此，CTSD環(huán)路的頻率響應自然會抑制約為采樣頻率整數(shù)倍的輸入信號，充當抗混疊濾波器的作用。
圖12.CTSD調制器的頻率響應。
阻性輸入
與采樣保持配置相比，在信號和基準輸入中采用阻性輸入會更易于驅動。提供恒定阻性輸入時，不會產生反沖，可以完全移除驅動器。輸入不會產生失真，如圖13所示。而且因為輸入阻抗恒定不變，也無需因增益誤差重新調諧系統(tǒng)。
圖13.CTSD的輸入建立。
即使ADC提供單極性電源，模擬輸入也可能是雙極性的。因此無需在雙極前端和ADC之間實施電平轉換。ADC的直流性能可能與輸入電阻現(xiàn)在具有輸入共模相關電流和輸入電流時的情況不同。
基準負載也具有阻性，可以減少開關反沖，因此無需使用單獨的基準電壓緩沖器。低通濾波器的電阻可以在片上，以便隨片上電阻負載一起跟蹤（因為它們的材料可能相同），以減少增益誤差溫度偏移。
CTSD架構并非新生事物，但工業(yè)和儀器儀表市場的大趨勢要求在更高帶寬下具有直流和交流精度性能。此外，客戶更喜歡適用于大部分解決方案的單一平臺設計，以幫助他們縮短上市時間。
CTSD架構相對于其它類型ADC具有多方面優(yōu)勢，成為高性能音頻和蜂窩式手機射頻前端等眾多應用的首選。這些優(yōu)勢包括更容易集成和功耗更低，但更重要的是，使用CTSD能夠解決多個重要的系統(tǒng)問題。由于存在許多技術缺陷，CTSD的使用以前局限于音頻/帶寬和較低的動態(tài)范圍。因此，高精度、高性能/中等帶寬應用的主流解決方案一直是高性能奈奎斯特速率轉換器，例如逐次逼近型ADC和過采樣DTSD轉換器。
然而，ADI公司最近取得的技術突破能克服之前的許多限制。AD7134是首款基于CTSD的高精度直流至400 kHz帶寬ADC，可以實現(xiàn)更高的性能規(guī)格，同時提供直流精度，進而能夠解決高性能儀器儀表應用中的多個關鍵的系統(tǒng)級問題。AD7134也集成了一個異步采樣速率轉換器(ASRC)，能夠通過CTSD的固定采樣速度，以不同的數(shù)據(jù)數(shù)率提供數(shù)據(jù)。輸出數(shù)據(jù)速率可以不受調制器采樣頻率影響，且可以確保成功使用CTSD ADC實現(xiàn)不同粒度的吞吐量。還可以在粒度級別靈活改變輸出數(shù)據(jù)速率，從而支持用戶使用相干采樣。
AD7134的信號鏈優(yōu)勢
無混疊
固有的混疊抑制消除了對抗混疊濾波器的需求，由此減少了組件數(shù)量，且使解決方案尺寸更小。更重要的是，與抗混疊濾波器相關的性能問題都不復存在，例如下降、失調、增益誤差、相位誤差，以及系統(tǒng)中的噪聲等。
低延遲信號鏈
抗混疊濾波器會根據(jù)抑制需求顯著增加信號鏈的整體延遲。移除濾波器可以完全消除這種延遲，并在嘈雜的數(shù)控環(huán)路應用中實施精密轉換。
出色的相位匹配
無需在系統(tǒng)級配備抗混疊濾波器，使多通道系統(tǒng)的相位匹配性能得到了大幅提升。非常適合要求提供通道間低失配的應用，例如振動監(jiān)測、功率測量、數(shù)據(jù)采集模塊和聲吶等。
可靠抵御干擾
因為本身具有濾波功能，所以CTSD ADC不受任何系統(tǒng)級干擾，以及IC內部干擾影響。對于DTSD ADC和SAR ADC，則必須注意減少ADC采樣時的干擾。此外，因為本身具有濾波功能，所以電源線路也不會受干擾。
阻性輸入
因為具備恒定的阻性模擬輸入和基準輸入，所以完全無需再使用專用的驅動器。此外，所有與性能相關的問題，例如失調、增益、相位誤差和系統(tǒng)噪聲誤差等都不復存在。
易于設計
因為設計元件的數(shù)量大幅減少，所以實現(xiàn)精密性能的難度也大大降低。從而可縮短設計時間，加快產品上市，簡化BOM管理，并提高可靠性。
尺寸
無需使用抗混疊濾波器、驅動器和基準緩沖器，使系統(tǒng)電路板的尺寸大幅減小?？梢允褂脙x器儀表放大器來直接驅動ADC。對于AD7134，因為它只是一個差分輸入ADC，所以可以使用差分儀表放大器（例如 LTC6373 ）作為驅動器。圖14中比較了離散時間信號鏈和連續(xù)時間信號鏈。實驗結果顯示，與等效離散時間信號鏈相比，連續(xù)時間信號鏈可以節(jié)省70%的面積，因而非常適合高密度多通道應用。
圖14.離散時間（左）信號鏈和連續(xù)時間（右）信號鏈比較。
圖15.離散時間信號鏈和連續(xù)時間信號鏈尺寸比較。
總之，AD7134可以輕松實現(xiàn)設計導入，大幅縮小系統(tǒng)尺寸，簡化信號鏈設計，提高系統(tǒng)的可靠性，并縮短整體上市時間，且不會降低精密儀表應用的性能參數(shù)要求。
參考電路
Kester, Walt. "MT-002：奈奎斯特準則對數(shù)據(jù)采樣系統(tǒng)設計有何意義。" ADI公司，2009年。
Pavan, Shanti. "連續(xù)時間Δ∑調制器使用開關電容反饋DAC實施混疊抑制。" IEEE電路與系統(tǒng)論文集I：正式論文，第58卷第2期，2011年2月。
Schreier, Richard and Gabor C. Temes. 了解Σ-△數(shù)據(jù)轉換器。 John Wiley and Sons，2005年。
致謝
作者感謝Abhilasha Kawle、Avinash Gutta和Roberto Maurino對本文提供的支持。
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