【導(dǎo)讀】阻抗可能是用于普遍概括電子學(xué)所有領(lǐng)域信號(hào)行為的一項(xiàng)指標(biāo)。在 PCB 設(shè)計(jì)中設(shè)計(jì)具體應(yīng)用時(shí)，我們總是有一些希望實(shí)現(xiàn)的目標(biāo)阻抗，無(wú)論是射頻走線、差分對(duì)，還是阻抗匹配網(wǎng)絡(luò)。要想確保電源完整性，就要按照 PDN 目標(biāo)阻抗進(jìn)行設(shè)計(jì)，但如何確定 PDN 目標(biāo)阻抗是一項(xiàng)不小的挑戰(zhàn)。
本文要點(diǎn)
●將 PDN阻抗設(shè)計(jì)為目標(biāo)值有助于確保設(shè)計(jì)的電源穩(wěn)定性。
●PDN 目標(biāo)阻抗在一定程度上會(huì)決定 PDN 上測(cè)得的任何電壓波動(dòng)。
●確定目標(biāo)阻抗需要考慮 PDN 上允許的電壓波動(dòng)、輸出信號(hào)上允許的抖動(dòng)，或?qū)烧叨伎紤]在內(nèi)。
阻抗可能是用于普遍概括電子學(xué)所有領(lǐng)域信號(hào)行為的一項(xiàng)指標(biāo)。在 PCB 設(shè)計(jì)中設(shè)計(jì)具體應(yīng)用時(shí)，我們總是有一些希望實(shí)現(xiàn)的目標(biāo)阻抗，無(wú)論是射頻走線、差分對(duì)，還是阻抗匹配網(wǎng)絡(luò)。要想確保電源完整性，就要按照 PDN 目標(biāo)阻抗進(jìn)行設(shè)計(jì)，但如何確定 PDN 目標(biāo)阻抗是一項(xiàng)不小的挑戰(zhàn)。
而遺憾的是，沒(méi)有哪一項(xiàng)行業(yè)標(biāo)準(zhǔn)（甚至產(chǎn)品手冊(cè)中也沒(méi)有提供一定的規(guī)范）可以告訴我們，在 PCB 中實(shí)現(xiàn)電源完整性所需的目標(biāo)阻抗是多少。為此，我們需要針對(duì)信號(hào)行為、允許的功率波動(dòng)、甚至 PDN 的拓?fù)浣Y(jié)構(gòu)來(lái)確定最低要求。
1. 對(duì)于電源完整性而言，合適的目標(biāo)阻抗是多少？
去耦電容有助于達(dá)到目標(biāo)阻抗并保持電源完整性
不能想當(dāng)然地認(rèn)為任何 PDN 都需要一個(gè)特定的目標(biāo)阻抗水平，因?yàn)槭聦?shí)并非如此簡(jiǎn)單。我們需要選擇的阻抗值取決于幾個(gè)因素，而且根據(jù) PDN 的結(jié)構(gòu)，可能很難確定哪些因素最為重要。影響目標(biāo)阻抗值的主要因素包括：
●電源總線上允許的電壓波動(dòng)
●輸出信號(hào)上允許的時(shí)序抖動(dòng)
●數(shù)字 IC 中的核心和邏輯電平
●流入 PDN 的電流大小和帶寬
●PDN 是數(shù)字的還是模擬的
PDN 的拓?fù)浣Y(jié)構(gòu)
要確定電源完整性的目標(biāo)阻抗，有兩種最常見(jiàn)的方法，即考慮上述列表中的前兩項(xiàng)。雖然該列表中的所有要點(diǎn)都是相互關(guān)聯(lián)的，但前兩項(xiàng)通常用于確定 PDN 目標(biāo)阻抗的設(shè)計(jì)目標(biāo)。
最小電壓波動(dòng)的目標(biāo)阻抗
需要一定的電壓波動(dòng)才能讓一定量的電流流入 PDN，而產(chǎn)生電壓波動(dòng)所需的目標(biāo)阻抗可以由歐姆定律確定。如果知道了允許的電壓波動(dòng)和開(kāi)關(guān)期間的總電流消耗，就可以計(jì)算出與這兩個(gè)值有關(guān)的 PDN 阻抗。
PDN 目標(biāo)阻抗方程
舉個(gè)例子，只要翻閱一下主處理器的數(shù)據(jù)手冊(cè)就可以確定限值。下圖所示為 Kintex UltraScale FPGA 的電源電壓數(shù)據(jù)。我們可以根據(jù)數(shù)據(jù)表中列出的電源電壓的標(biāo)稱(chēng)值、最小值和最大值（見(jiàn)下面的紅框），對(duì)電源軌電壓的波動(dòng)設(shè)定一個(gè)限制。
某大型 FPGA 的電源電壓數(shù)據(jù)
例如，在第一行中，如果我們考慮到 VCCINT 內(nèi)部電源電壓有 20% 的安全裕度，我們可以將允許的電源軌電壓波動(dòng)設(shè)置從 0.927 V 到 0.974 V。接下來(lái)，在產(chǎn)品手冊(cè)中找到開(kāi)關(guān)期間的電流消耗，并使用歐姆定律來(lái)確定設(shè)計(jì)中的 PDN 目標(biāo)阻抗。只要該電源軌的 PDN 阻抗在整個(gè)信號(hào)帶寬內(nèi)低于目標(biāo)值，那么任何電壓波動(dòng)都可以最小化。
最小抖動(dòng)的目標(biāo)阻抗
確保抖動(dòng)最小化是一個(gè)重要的目標(biāo)，有時(shí)也可用來(lái)確定 PDN 的目標(biāo)阻抗。當(dāng)一個(gè)數(shù)字器件進(jìn)行開(kāi)關(guān)操作并導(dǎo)致電源總線上的電壓波動(dòng)時(shí)，器件中不斷變化的邏輯電平會(huì)導(dǎo)致信號(hào)中的時(shí)序和上升速率發(fā)生波動(dòng)。顯然，這兩者相互依存，并創(chuàng)造了一個(gè)有趣的反饋系統(tǒng)，但要使抖動(dòng)最小化，就必須使這種電源波動(dòng)最小化。
抖動(dòng)的典型值可以從 10ps/mV 到 100ps/mV（對(duì)于某些邏輯電路而言）不等。高精度時(shí)序和測(cè)量應(yīng)用需要將抖動(dòng)降低至 1 ps/mV。這方面的例子包括點(diǎn)云成像應(yīng)用，如激光雷達(dá)、4D 雷達(dá)和其他電子光學(xué)應(yīng)用。
拓?fù)浣Y(jié)構(gòu)
PDN 的拓?fù)浣Y(jié)構(gòu)也會(huì)影響目標(biāo)阻抗，但并不是以我們預(yù)期的方式。典型 PCB 中的 PDN 可以有一個(gè)多總線拓?fù)浣Y(jié)構(gòu)。在這種拓?fù)浣Y(jié)構(gòu)中，通常有一個(gè)初級(jí)穩(wěn)壓器，將輸入電壓降至高邏輯電平 (5V)，并將電源分支至總線?？偩€上也會(huì)放置其他穩(wěn)壓器，用于繼續(xù)降低電壓。詳見(jiàn)下面方框圖中的示意圖。
典型的 PDN 拓?fù)浣Y(jié)構(gòu)，一條電源總線上有多個(gè)電路模塊
每個(gè)總線段上的不同電路模塊和器件可以相互影響，這意味著由一個(gè)器件引起的 PDN 上的干擾可以傳播到所有其他器件。這可以用 Z 參數(shù)矩陣來(lái)量化，它也稱(chēng)為阻抗參數(shù)矩陣。從該矩陣可以全面了解 PDN 阻抗，以及流入 PDN 某部分的電流如何在其他部分產(chǎn)生紋波。3D 電磁場(chǎng)求解器可用于確定網(wǎng)絡(luò)參數(shù)矩陣，并在開(kāi)始原型設(shè)計(jì)之前評(píng)估電路板的電源完整性。
2. 努力降低 PDN 阻抗
一般來(lái)說(shuō)，無(wú)論 PDN 的拓?fù)浣Y(jié)構(gòu)如何，我們都應(yīng)該努力在所需帶寬內(nèi)將 PDN 阻抗降至最低。把 PDN 阻抗降到零是不可能的，但如果能把 PDN 阻抗降到毫歐級(jí)別，達(dá)到 GHz 級(jí)頻率，那么設(shè)計(jì)就會(huì)非常順利。如果使用大量具有不同 ESL 值的去耦電容和相鄰平面，將有助于降低 PDN 阻抗，從而使電源總線電壓波動(dòng)和輸出信號(hào)的抖動(dòng)保持在一個(gè)較低的水平。
在所有設(shè)計(jì)挑戰(zhàn)中，目標(biāo)阻抗只是電源完整性的一個(gè)方面。Cadence Sigrity X 軟件可以幫助我們?cè)u(píng)估設(shè)計(jì)中的電源完整性，并提供了一整套時(shí)域和頻域仿真功能，以確定目標(biāo)阻抗是否需要降低。Sigrity X 提供了一系列可以用于 PDN 阻抗分析的仿真功能，在全面評(píng)估系統(tǒng)功能并確保電源完整性上助您一臂之力。
（來(lái)源： Cadence楷登PCB及封裝資源中心）
免責(zé)聲明：本文為轉(zhuǎn)載文章，轉(zhuǎn)載此文目的在于傳遞更多信息，版權(quán)歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權(quán)問(wèn)題，請(qǐng)聯(lián)系小編進(jìn)行處理。
推薦閱讀：
