【導(dǎo)讀】隨著技術(shù)的飛速發(fā)展，電子產(chǎn)品的而尺寸越來越小，數(shù)據(jù)的傳輸速度卻越來越高。普通消費類電子產(chǎn)品的PCB電路板很多至少是四層、六層甚至更多層。當(dāng)信號沿傳輸線傳播時，信號路徑和返回路徑之間將產(chǎn)生電力線，圍繞在信號路徑周圍就會產(chǎn)生非常豐富的電磁場。這些延伸出去的場也稱為邊緣場，邊緣場將會通過互容與互感轉(zhuǎn)化為另一條傳輸線上的能量。而串?dāng)_的本質(zhì)，其實就是傳輸線之間的互容與互感。
串?dāng)_是怎么產(chǎn)生的
隨著技術(shù)的飛速發(fā)展，電子產(chǎn)品的而尺寸越來越小，數(shù)據(jù)的傳輸速度卻越來越高。普通消費類電子產(chǎn)品的PCB電路板很多至少是四層、六層甚至更多層。當(dāng)信號沿傳輸線傳播時，信號路徑和返回路徑之間將產(chǎn)生電力線，圍繞在信號路徑周圍就會產(chǎn)生非常豐富的電磁場。這些延伸出去的場也稱為邊緣場，邊緣場將會通過互容與互感轉(zhuǎn)化為另一條傳輸線上的能量。而串?dāng)_的本質(zhì)，其實就是傳輸線之間的互容與互感。
串?dāng)_可以分成兩部分，一部分與信號傳輸方向相同，傳至接收端方向，我們把它叫做遠(yuǎn)端串?dāng)_或者前向串?dāng)_。另一部分與信號傳輸方向相反，傳至發(fā)送端方向，我們把它叫做近端串?dāng)_或者后向串?dāng)_。
近端串?dāng)_和遠(yuǎn)端串?dāng)_是由傳輸線的物理結(jié)構(gòu)而決定的，顯然在信號的傳遞過程中近端會首先受到干擾，并且持續(xù)的時間比較長，達(dá)到傳輸線的2倍；遠(yuǎn)端串?dāng)_需要經(jīng)過一段傳輸線的延時之后才會受到干擾。下圖是我們通過仿真獲得的近端串?dāng)_和遠(yuǎn)端串?dāng)_的波形圖。
近端串?dāng)_和遠(yuǎn)端串?dāng)_波形
串?dāng)_與哪些因素有關(guān)？
知道了串?dāng)_是怎么產(chǎn)生的，我們就可以明白哪些設(shè)計會影響串?dāng)_。影響串?dāng)_的設(shè)計因素主要有以下幾個方面：
1. 線間距：信號路徑之間的距離越近，串?dāng)_越明顯，隨著線間距的增大，無論是近端還是遠(yuǎn)端串?dāng)_都將減小，當(dāng)線間距大于等于線寬的3倍時串?dāng)_已經(jīng)很小。三倍線寬是工程師們信心的來源，在三倍線寬條件下，串?dāng)_基本可以忽略。
2. 信號變化程度：信號瞬間變化會帶來明顯磁場效應(yīng)。信號的上升沿/下降沿越陡峭，串?dāng)_越明顯。
3. 介質(zhì)層厚度：這里的介質(zhì)厚度是指信號到參考層距離。介質(zhì)層厚度的變化會導(dǎo)致串?dāng)_的變化。一般情況下，介質(zhì)層厚度越小，串?dāng)_越小。
串?dāng)_的指標(biāo)
傳統(tǒng)電子產(chǎn)品設(shè)計中，很少對串?dāng)_有明確的要求，一般只是籠統(tǒng)的對噪聲有一個要求，比如噪聲不要超過信號幅度的3%、5%、10%等等。這是最直接的，但是很多時候，直接分析噪聲幅度工程師們無法分析這些噪聲來自于哪里。隨著技術(shù)的發(fā)展，各類接口總線的速率越來越高，同時，設(shè)計的要求也變得越來越多，比如很多總線中對串?dāng)_就有明確的要求，不僅僅有頻域的噪聲要求，還會有時域的要求。下圖是PCIe5.0規(guī)范對近端串?dāng)_和遠(yuǎn)端串?dāng)_的定義：
PCIe5.0近端串?dāng)_和遠(yuǎn)端串?dāng)_定義
下圖是PCIe5.0規(guī)范對近端串?dāng)_和遠(yuǎn)端串?dāng)_集成串?dāng)_噪聲的計算公式：
PCIe5.0 ICN計算公式
下圖是PCIe5.0規(guī)范對近端串?dāng)_和遠(yuǎn)端串?dāng)_的要求：
PCIe5.0 近端串?dāng)_和遠(yuǎn)端串?dāng)_的要求
既然串?dāng)_總線中對串?dāng)_有明確的要求，那么就需要在產(chǎn)品設(shè)計中特意的去優(yōu)化設(shè)計并減小串?dāng)_。如何減小串?dāng)_有很多現(xiàn)成的經(jīng)驗法則，但是每一條經(jīng)驗法則都有其特定的應(yīng)用場景，比如一個非常小的電子產(chǎn)品，布線設(shè)計原本就很擁擠，這個時候就不能再要求設(shè)計工程師在布線設(shè)計時滿足信號傳輸線距離其它的傳輸線達(dá)到3H原則（H是指傳輸線到參考層的距離）。一般建議工程師針對當(dāng)前狀況，結(jié)合規(guī)范和系統(tǒng)的要求對設(shè)計進(jìn)行仿真。
如何仿真串?dāng)_？
在分析串?dāng)_時，仿真是一種常用的手段。串?dāng)_的仿真又分為定性的仿真分析和定量的仿真分析。定性仿真分析主要是針對某一個特定的拓?fù)浣Y(jié)構(gòu)，分析某一因素或者某幾個因素對串?dāng)_大小的影響，分析的是變化的趨勢。定量仿真分析，就是針對特定的物理結(jié)構(gòu)、模型以及激勵源等分析串?dāng)_的大小以及對受害端的影響。
串?dāng)_仿真簡化的拓?fù)浣Y(jié)構(gòu)如下圖所示：
串?dāng)_仿真拓?fù)浣Y(jié)構(gòu)
前面介紹了串?dāng)_與傳輸線耦合間距、激勵源的上升時間、信號到參考層的距離有關(guān)系。下面以串?dāng)_與傳輸線的耦合間距的關(guān)系為例進(jìn)行仿真，搭建仿真拓?fù)浣Y(jié)構(gòu)如下圖所示：
串?dāng)_批量仿真拓?fù)浣Y(jié)構(gòu)
運行仿真后獲得遠(yuǎn)端串?dāng)_和近端串?dāng)_的波形曲線，如下圖所示：
左圖為近端串?dāng)_，右圖為遠(yuǎn)端串?dāng)_。
左圖為近端串?dāng)_，右圖為遠(yuǎn)端串?dāng)_。使用微帶線時，隨著傳輸線的耦合間距增加，不管是近端串?dāng)_還是遠(yuǎn)端串?dāng)_，幅值都在變小。
針對其它影響的因素，大家可以按照此方式進(jìn)行仿真對比。
這是原理圖的串?dāng)_仿真，原理圖的仿真有利于研究某些特定的現(xiàn)象，通過原理圖的仿真也可以給設(shè)計工程師提供設(shè)計的規(guī)則，避免一些設(shè)計錯誤。原理圖仿真并不能完全解決PCB設(shè)計中可能遇到的問題，因為信號的干擾不僅僅來自于同一平面，還來自與不同層的相互干擾，特別是當(dāng)相鄰層都有布線以及過孔密集區(qū)域，串?dāng)_的問題也可能會非常的嚴(yán)重。
分析PCB的串?dāng)_特性，可以使用電磁場分析軟件，比如SIPro、Momentum或者EMPro獲取S參數(shù)，因為S參數(shù)中包含了傳輸線每一個端口的串?dāng)_信息，通過S參數(shù)就可以分析到PCB的串?dāng)_大小。
以一對差分傳輸線為例，如下圖所示，顯然P1 P4為遠(yuǎn)端串?dāng)_，P1 P3為近端串?dāng)_。
PCB傳輸線結(jié)構(gòu)
這個PCB結(jié)構(gòu)為帶狀線的，仿真后可以獲得一個4端口的S參數(shù)，串?dāng)_曲線如下圖所示：
串?dāng)_S參數(shù)曲線
從上圖可以看出，遠(yuǎn)端串?dāng)_S(4,1)比較低，近端串?dāng)_S(3,1)稍微比較高一些。這些分析的都是單一攻擊端對受害線的影響分析。如果需要考慮所有相關(guān)的攻擊線對受害線的影響，則需要根據(jù)規(guī)范的要求計算出總的近端串?dāng)_和遠(yuǎn)端串?dāng)_。如下圖所示為近端串?dāng)_總和遠(yuǎn)端串?dāng)_總和曲線：
如果是仿真分析連接器或者線纜之類的產(chǎn)品，則需要使用EMPro進(jìn)行三維電磁場仿真出S參數(shù)，并分析串?dāng)_。
在ADS SIPro仿真中，可以對所有分析的對象，一次性的顯示所有的近端串?dāng)_或者遠(yuǎn)端串?dāng)_結(jié)果，如下圖所示：
SIPro 仿真串?dāng)_的結(jié)果
上圖是仿真DDR4時顯示的一個數(shù)據(jù)網(wǎng)絡(luò)的近端串?dāng)_。也可以一次性得到所有網(wǎng)絡(luò)的近端串?dāng)_。
如果是測量獲得的S參數(shù)，或者是供應(yīng)商提供的S參數(shù)，也可以直接在ADS中一次性查看所有的近端串?dāng)_和遠(yuǎn)端串?dāng)_，在ADS S-Parameter Toolkit中可以直接查看多端口S參數(shù)的串?dāng)_，如下圖所示：
在ADS S-Parameter Toolkit中查看多端口S參數(shù)的串?dāng)_
ICN的仿真
ICN的仿真是后期發(fā)展而來的一個指標(biāo)參數(shù)，一般規(guī)范里面定義的都是頻域的指標(biāo)，ICN就是一個時域的指標(biāo)。計算ICN的時候需要使用到近端串?dāng)_和遠(yuǎn)端串?dāng)_的S參數(shù)。仿真的原理圖如下圖所示：
ICN仿真拓?fù)浣Y(jié)構(gòu)
如下是ICN仿真計算的結(jié)果：
串?dāng)_的測量？
仿真只是設(shè)計過程中減少串?dāng)_的一種手段，在系統(tǒng)產(chǎn)品設(shè)計過程中，很少單純的對串?dāng)_進(jìn)行測試，但是對于器件，比如PCB、連接器、線纜等就需要測試串?dāng)_的大小。
串?dāng)_測試與其它信號完整性的測試一樣，測試分為有源測試和無源測試，一般有源測試時會受很多因素的影響，很難分離出單純的串?dāng)_結(jié)果，所以測試串?dāng)_時一般使用4端口或者多端口的網(wǎng)絡(luò)分析儀（可以配置PLTS）測試獲得S參數(shù)，通過S參數(shù)分析串?dāng)_特性。如下圖所示：
串?dāng)_測試和測試結(jié)果
如何減小串?dāng)_
從串?dāng)_的概念就可以看出，不管怎么樣，串?dāng)_是無法消除的。綜上所述，我們可以看到串?dāng)_不僅會引入噪聲，還會影響到信號時序。所以很多工程師在進(jìn)行高速電路設(shè)計時，都會非常重視對串?dāng)_問題的處理。當(dāng)然，由于篇幅有限，本書也不能把所有與串?dāng)_有關(guān)的因素都以案例呈現(xiàn)給大家，結(jié)合前面做的一些案例對比以及一些工程經(jīng)驗，對于如何減少串?dāng)_可以給出一些基本結(jié)論：
● 盡量減短傳輸線之間的耦合長度，盡量保證在耦合飽和長度之內(nèi)。
● 盡量增加傳輸線之間的耦合距離，能保證3H（H表示傳輸線到參考層的距離）的規(guī)則更好。
● 在滿足信號完整性的前提下，盡量使信號的邊沿時間不要過于陡峭，減緩上升的速度。
● 在PCB設(shè)計中，對于耦合長度比較長的高速傳輸線，盡量布到內(nèi)層的帶狀線層，可以大大地減少遠(yuǎn)端串?dāng)_。當(dāng)耦合距離比較短時，可以布線到微帶線層，這樣可以減少過孔帶來的影響。
● 在滿足工藝要求的情況下，信號層盡量靠近參考層。
● 在PCB設(shè)計中，當(dāng)相鄰層都是信號層時，布線盡量避免相鄰層平行布線。最好做到垂直布線，使串?dāng)_最小化。
● 盡量要滿足傳輸鏈路的阻抗匹配。
● 在空間足夠大的情況下，可以考慮給高速信號線加屏蔽地，屏蔽地上要有適當(dāng)?shù)牡乜住?/p>
● 高速傳輸線盡量不要布到PCB板的邊緣，最好保證達(dá)到信號到參考層的距離的20H以上。
總結(jié)
是德科技的PathWave ADS仿真軟件，可以輕松仿真PCB串?dāng)_，結(jié)合是德科技的網(wǎng)絡(luò)分析儀和PLTS 軟件進(jìn)行串?dāng)_的測試，可以完成從概念設(shè)計、仿真、原型機設(shè)計、驗證到生產(chǎn)制造和部署的全流程管理，從而加速產(chǎn)品開發(fā)流程。
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