【導(dǎo)讀】在所有器件特性中，噪聲可能是一個特別具有挑戰(zhàn)性、難以掌握的設(shè)計課題。本文主要介紹時鐘噪聲對于高速DAC相位噪聲的影響。
DAC相位噪聲來源
對于高速DAC來說，相位噪聲主要來自以下幾個方面：時鐘噪聲、電源噪聲，以及內(nèi)部噪聲與接口噪聲。
圖1：DAC相位噪聲來源 （圖片來源：ADI）
其中最重要的兩個來源是時鐘噪聲與電源噪聲。本文將主要介紹時鐘噪聲對于DAC相位噪聲的影響。
時鐘相位噪聲的產(chǎn)生
DAC時鐘是DAC中產(chǎn)生相位噪聲的首要原因。時鐘決定何時發(fā)送下一樣本，故相位（或時序）中的任何噪聲都會直接影響輸出的相位噪聲。
圖2：時鐘與相位噪聲的相關(guān)性（圖片來源：ADI）
如上圖所示，時鐘對相位噪聲的影響，可以視作各相繼離散值與一個矩形函數(shù)相乘，其時序由時鐘定義。
圖 3 相位噪聲卷積（圖片來源于ADI）
如上圖所示，在頻域中，乘法轉(zhuǎn)換為卷積運算。結(jié)果，期望的頻譜被時鐘相位噪聲所破壞。
信號頻率與相位噪聲
信號頻率與時鐘頻率之比，相對于載波的噪聲放大或縮小，信號頻率每降低一半，噪聲改進6 dB。為了證明這一點，下圖是不同頻率（5GHz、1GHz、500MHz）下，混入一個帶有輕度100kHz相位偏移的調(diào)制時鐘信號（精密受控），來模擬相位噪聲，來看看信號頻率與相位噪聲的關(guān)系。
圖4：帶100kHz相位調(diào)制的時鐘輸出相位噪聲 （圖片來源：ADI）
我們可以看到，從5GHz時鐘到500MHz DAC輸出觀測20dB降幅，從500MHz輸出到1GHz輸出觀測到6dB增幅。
降低DAC相位噪聲
選擇一個性能良好的晶振，對于處理相位噪聲可以達到事半功倍的效果。
在Digi-Key中文技術(shù)論壇中，匯集了廣大電子圈工程師日常所需的技術(shù)資源庫，里面也有不少與晶振選型和降低DAC相位噪聲相關(guān)的帖子，詳情可以訪問——電子元器件選型基礎(chǔ)-晶振。
晶振可以分為有源晶振和無源晶振兩種，下表對兩種晶振進行了比較：
對于不同類型晶振特點和典型應(yīng)用的比較，下表中做了詳細(xì)地分析：
想了解如何通過Digi-Key網(wǎng)站，快速進行低相位噪聲晶振的選型，可以參考下面這篇文章——如何選擇低相位噪聲晶振？
本文小結(jié)
綜上所述，了解噪聲發(fā)生的原因，我們才能對癥下藥。時鐘噪聲對于DAC相位噪聲的影響很大，因此選擇一個高精度的晶振可能是最簡單可行的方案。
來源：DigiKey，作者：Alan Yang
免責(zé)聲明：本文為轉(zhuǎn)載文章，轉(zhuǎn)載此文目的在于傳遞更多信息，版權(quán)歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權(quán)問題，請聯(lián)系小編進行處理。
推薦閱讀：
