【導(dǎo)讀】低壓差分信號(hào)傳輸(LVDS)是一種在更高性能轉(zhuǎn)換器和高帶寬FPGA或ASICI/O中常用的高速接口。差分信號(hào)傳輸對(duì)于外部電磁干擾(EMI)具有很強(qiáng)的抑制能力（因?yàn)榉聪嗯c同相信號(hào)之間的互相耦合所致），同時(shí)也相應(yīng)地可以將任何因?yàn)長VDS信號(hào)傳輸所造成的EMI最小化。在LVDS接口上增加隔離是一種透明解決方案，可以將其插入高速和精密測量以及控制應(yīng)用的現(xiàn)有信號(hào)鏈當(dāng)中。
對(duì)處于惡劣環(huán)境中的外部接口需要予以電流隔離，以增強(qiáng)安全性、功能性或是抗擾能力。這包括工業(yè)測量和控制所用數(shù)據(jù)采集模塊當(dāng)中的模擬前端，以及處理節(jié)點(diǎn)之間的數(shù)字接口。
當(dāng)今有哪些選擇？
對(duì)于轉(zhuǎn)換器和處理器接口的電流隔離，同光耦合器相比，標(biāo)準(zhǔn)數(shù)字隔離器是快得多、魯棒且更為可靠的解決方案。然而，支持高速或精密轉(zhuǎn)換器的典型LVDS數(shù)據(jù)速率為數(shù)百M(fèi)bps，但最快速的標(biāo)準(zhǔn)數(shù)字隔離器最多支持150 Mbps。
為了支持更高帶寬的隔離，系統(tǒng)設(shè)計(jì)者當(dāng)前已轉(zhuǎn)向定制化設(shè)計(jì)密集型解決方案，像是解串行化或利用變壓器、電容器的分離方案。這些方案會(huì)增加成本與設(shè)計(jì)時(shí)間，解串行化方案甚至可能需要外加一組簡單的FPGA，其目的僅僅是為了實(shí)現(xiàn)隔離功能。
變壓器和電容器需要對(duì)LVDS信號(hào)加以謹(jǐn)慎的信號(hào)調(diào)理，由此得到的應(yīng)用和數(shù)據(jù)速率特定的解決方案將需要交流平衡編碼。進(jìn)一步的解決方案是使用光纖通信鏈路，但考慮到成本和更高的復(fù)雜度，這更適合于數(shù)Gb的需求。圖1所示為高速隔離的各種方案選擇，以價(jià)值主張（依據(jù)設(shè)計(jì)的難易和成本）相對(duì)于方案的最大速度所繪制。
圖1. 隔離器實(shí)施的價(jià)值主張與隔離器速度的關(guān)系
作為對(duì)比（如圖2所示），ADI公司已經(jīng)推出了一系列直接可用的LVDS隔離器：ADN4650/ADN4651/ADN4652，采用針對(duì)高達(dá)600Mbps速率而增強(qiáng)的iCoupler®技術(shù)。
圖2. ADN4651600 Mbps LVDS隔離器框圖
除了TIA/EIA-644-ALVDS兼容I/O之外，其完整的隔離器信號(hào)鏈?zhǔn)侨罘质?，?shí)現(xiàn)了高抗擾能力及低輻射的解決方案。它提供兩個(gè)隔離式LVDS通道，一個(gè)發(fā)射一個(gè)接收（ADN4651，ADN4652相反），或是兩個(gè)發(fā)射或接收(ADN4650)。內(nèi)部高速電路以2.5 V電壓工作，工業(yè)系統(tǒng)中可能沒有這種供電軌，因此其內(nèi)置圖3所示的低壓差穩(wěn)壓器(LDO)以支持單一寬體SOIC解決方案，即使采用3.3 V電源供電也無妨。
這些新型LVDS隔離器是否是直接可用的解決方案？
為了保證這些LVDS隔離器能夠插入轉(zhuǎn)換器至處理器的接口中，或是以高達(dá)600 Mbps運(yùn)行的處理器內(nèi)鏈路中，ADN465x系列有著超低抖動(dòng)的精密時(shí)序。這點(diǎn)相當(dāng)重要，因?yàn)樵?00 Mbps下，單位間隔（UI，例如位時(shí)間）只有1.6 ns，因此邊緣上的抖動(dòng)必須非常小，以便接收器件有足夠的時(shí)間去對(duì)位進(jìn)行采樣。ADN465x的典型總抖動(dòng)為70 ps，或在600 Mbps下小于5% UI，假設(shè)誤碼率為1×10-12。
如何量化抖動(dòng)？
查看抖動(dòng)的最基本方法是用差分探針去測量LVDS信號(hào)對(duì)，并且上升沿和下降沿上均要觸發(fā)，示波器設(shè)定為無限持續(xù)。這意味著高至低和低至高的躍遷會(huì)相互迭加，因此可以測量交越點(diǎn)。交越寬度對(duì)應(yīng)于峰峰值抖動(dòng)或截至目前所測得的時(shí)間間隔誤差(TIE)（比較圖3所示的眼圖和直方圖）。有一些抖動(dòng)是隨機(jī)來源(像是熱噪聲)所導(dǎo)致，此隨機(jī)抖動(dòng)(RJ)意味著示波器上所看到的峰峰值抖動(dòng)會(huì)受到運(yùn)行時(shí)間的限制；隨著運(yùn)行時(shí)間增加，直方圖上的尾巴會(huì)升高。
圖3a. ADN4651的眼圖
圖3b. ADN4651的直方圖
相比之下，確定性抖動(dòng)(DJ)的來源是有界限的，例如脈沖偏斜所導(dǎo)致的抖動(dòng)、數(shù)據(jù)速率相關(guān)抖動(dòng)(DDJ)和符碼間干擾(ISI)。脈沖偏斜源于高至低與低至高傳播延遲之間的差異。這可以通過偏移交越實(shí)現(xiàn)可視化，即在0 V時(shí)，兩個(gè)邊沿分開（很容易通過圖3中直方圖內(nèi)的分隔看出來）。DDJ源于不同工作頻率時(shí)的傳播延遲差異，而ISI源于前一躍遷頻率對(duì)當(dāng)前躍遷的影響（邊沿時(shí)序在一連串的1秒或0秒與1010模式碼之后通常會(huì)有所不同）。
為了完整地估算特定誤碼率下的總抖動(dòng)(TJ@BER)，RJ與DJ可以依據(jù)測量得到的TIE分布所適配的模型來計(jì)算。此類模型中的一種是雙狄拉克模型，它假設(shè)高斯隨機(jī)分布與雙狄拉克δ函數(shù)卷積（兩個(gè)狄拉克δ函數(shù)之間的分隔距離對(duì)應(yīng)于確定性抖動(dòng)）。對(duì)于具有明顯確定性抖動(dòng)的TIE分布而言，該分布在視覺上近似于此模型。有一項(xiàng)困難是某些確定性抖動(dòng)會(huì)對(duì)高斯分量帶來影響，亦即雙狄拉克函數(shù)可能低估確定性抖動(dòng)，高估隨機(jī)抖動(dòng)。然而，兩者結(jié)合仍能精確估計(jì)特定誤碼率下的總抖動(dòng)。
RJ規(guī)定為高斯分布模型中的1 σ rms值，若要推斷更長的運(yùn)行長度（低BER），只需選擇適當(dāng)?shù)亩?sigma;，使其沿著分布的尾端移動(dòng)足夠長的距離（1×10-12位錯(cuò)誤需要14 σ）即可。接著加入DJ以提供TJ@BER的估計(jì)值。對(duì)于信號(hào)鏈中的多個(gè)元件，與其增加會(huì)導(dǎo)致高估抖動(dòng)的多個(gè)TJ值，不如將RJ值進(jìn)行幾何加總，將DJ值進(jìn)行代數(shù)加總，這樣將能針對(duì)完整的信號(hào)鏈提供更為合理的完整TJ@BER估計(jì)。
ADN4651的RJ、DJ和TJ@BER全都是分別指定的，依據(jù)多個(gè)單元的統(tǒng)計(jì)分析提供各自的最大值，藉以確保這些抖動(dòng)值在電源、溫度和工藝變化范圍內(nèi)都能維持。
不同LVDS接口如何仰賴精密數(shù)據(jù)躍遷？
典型接收器可以容許10%至20% UI的抖動(dòng)，舉例來說，利用ADN465x隔離外部LVDS端口將能使工業(yè)背板在PLC與I/O模塊間的纜線上安全地延伸。最大纜線距離取決于容許數(shù)據(jù)速率、纜線結(jié)構(gòu)以及連接器類型，但在較低數(shù)據(jù)速率（例如200 Mbps）且使用高速連接器和適當(dāng)?shù)钠帘坞p絞線時(shí)，數(shù)米纜線長度是有可能實(shí)現(xiàn)的。
ADC接口通常利用LVDS進(jìn)行信號(hào)源同步數(shù)據(jù)發(fā)送。這意味著LVDS時(shí)鐘會(huì)與其他LVDS通道上的一個(gè)或多個(gè)數(shù)據(jù)位流并行發(fā)送。ADN4650的低通道間和器件間偏斜（分別為≤300 ps和≤500 ps）對(duì)此很有利。這些偏斜值說明了多個(gè)通道上的高至低(或低至高)傳播延遲之間的最大差異，從統(tǒng)計(jì)意義上保證了所有ADN4650器件在電源、溫度和工藝變化范圍內(nèi)的性能。在上升和下降時(shí)鐘沿上均進(jìn)行數(shù)據(jù)傳輸以實(shí)現(xiàn)雙倍數(shù)據(jù)速率(DDR)時(shí)（某些轉(zhuǎn)換器會(huì)利用DDR來提高輸出帶寬），≤100 ps的低脈沖偏斜支持時(shí)鐘同步。
ADC采樣時(shí)鐘可能需要加以隔離，以便將使用外部時(shí)鐘源的模擬前端成功地完全隔離；舉例來說，為一組多重?cái)?shù)據(jù)采集通道同時(shí)提供時(shí)鐘信號(hào)。這對(duì)任何隔離器來說都是挑戰(zhàn)，因?yàn)闀r(shí)鐘上的任何抖動(dòng)都會(huì)直接增加到孔徑抖動(dòng)上，進(jìn)而降低測量質(zhì)量。同時(shí)鐘源一樣，LVDS信號(hào)鏈中用于時(shí)鐘分配的器件，例如扇出緩沖器，通常都會(huì)將此抖動(dòng)規(guī)定為加性相位抖動(dòng)。這意味著輸入時(shí)鐘的相位噪聲會(huì)與輸出時(shí)鐘的相位噪聲進(jìn)行比較，并將其差值在相關(guān)頻率范圍（一般為12 kHz至20 MHz）上進(jìn)行積分。
ADN465x系列本質(zhì)上屬于集成隔離功能的LVDS緩沖器，所以同樣的觀點(diǎn)也適用于分析對(duì)ADC采樣的影響。使用ADN465x時(shí)，確保典型加性相位抖動(dòng)只有376 fs，這樣即使增加電流隔離，也能維持原始測量質(zhì)量，因?yàn)樵黾痈綦x可以消除處理器端數(shù)字電路中的噪聲。
在采樣時(shí)鐘被隔離的情況下，600 Mbps的無錯(cuò)誤傳輸、與300 MHz時(shí)鐘同步以及最高ADC性能和分辨率，已經(jīng)通過參考電路CN-0388中的AD7960（18位、5 MSPS、SAR ADC）加以驗(yàn)證，如圖4所示。
圖4.用于AD7960和SDP-H1的ADN4651隔離電路
利用能夠透明隔離模擬前端的轉(zhuǎn)接卡，將ADC電路板與高速SDP-H1評(píng)估平臺(tái)之間的現(xiàn)有ADC評(píng)估平臺(tái)進(jìn)行隔離。軟件沒有更動(dòng)，利用精密模擬信號(hào)源對(duì)數(shù)據(jù)手冊(cè)規(guī)格所做的評(píng)估確認(rèn)其具有與非隔離平臺(tái)相同的性能。
還有哪些應(yīng)用可以使用LVDS隔離？
隔離式模擬前端或隔離式工業(yè)背板是兩個(gè)很有用的應(yīng)用范例，可以很好地展示LVDS隔離所提供的機(jī)會(huì)，但此技術(shù)還有很多其他應(yīng)用。送到平板顯示器的視頻信號(hào)通常使用LVDS信號(hào)，而HDMI®信號(hào)使用類似的差分信號(hào)共模邏輯(CML)。這些通常不需要隔離，但是對(duì)于醫(yī)療成像或工業(yè)PC中的外部顯示端口之類的應(yīng)用而言，電流隔離可以保護(hù)人體或設(shè)備。
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