【導(dǎo)讀】在上一篇的文章中我們有截取各組信號的大致走線結(jié)構(gòu)，從這個(gè)走線上我們到底可以看出什么問題會導(dǎo)致該DDR2系統(tǒng)運(yùn)行異常呢？下面請看我們一一為您分解。
時(shí)鐘信號一拖二采用T型拓?fù)浣Y(jié)構(gòu)無可厚非，也說明有一定的設(shè)計(jì)概念，但是對于T型拓?fù)涞脑O(shè)計(jì)要點(diǎn)還不是很清楚。一般我們的DDR2信號的T型結(jié)構(gòu)需要主干線比較長，分支比較短，最好在500mil以內(nèi)，這是看到的第一個(gè)問題，該設(shè)計(jì)分支和主干線路長度差不多；第二個(gè)問題是如果要外部端接，一般這個(gè)端接會放到第一個(gè)分支處，而該設(shè)計(jì)雖然在分支處加了端接，但在另一端靠近顆粒處又加了一個(gè)多余的端接，這就造成我們T型結(jié)構(gòu)的不平衡。所謂的T型又叫等臂分支結(jié)構(gòu)，需要兩個(gè)分支長度、結(jié)構(gòu)、端接盡量一致(長度有偏差時(shí)，最好控制在20mil內(nèi))，而該設(shè)計(jì)卻沒有做到這一點(diǎn)。我們仿真了原版本設(shè)計(jì)和改善后的時(shí)鐘信號，波形對比如下所示。
原始版本時(shí)鐘信號仿真結(jié)果
改善后的時(shí)鐘信號仿真結(jié)果
地址信號一拖八也采用T型結(jié)構(gòu)，按照上面對T型結(jié)構(gòu)的說明，主干要長分支盡量短且對稱的原則，我們可以看到這個(gè)地址信號的走線結(jié)構(gòu)就比較凌亂，可想而知信號肯定會很差。且看原始設(shè)計(jì)和改善后的仿真結(jié)果對比。
原始版本的地址信號仿真結(jié)果
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改善后的地址信號仿真結(jié)果
DQS信號也大致一樣，沒有按照T型結(jié)構(gòu)的最好原則來布線，不再贅述。最后來看數(shù)據(jù)信號，數(shù)據(jù)信號需要完全參照DQS信號走線，包括等長。好了，現(xiàn)在的數(shù)據(jù)信號卻走成了菊花鏈結(jié)構(gòu)，且沒法和DQS去做嚴(yán)格的等長，另外信號之間的間距也很小，容易引起串?dāng)_問題，真的很任性！
原始版本的數(shù)據(jù)信號寫操作仿真結(jié)果
改善后的數(shù)據(jù)信號寫操作仿真結(jié)果
上面只是每組信號的單獨(dú)分析，再看看全局的一些考慮吧。
1、總體上加了太多的串阻，占用了布線空間且多打出許多過孔。
2、地址、命令和控制信號需要和對應(yīng)的時(shí)鐘信號保持一定的等長（等長范圍視具體芯片來定，一般在±200mil）。
3、數(shù)據(jù)組需要和對應(yīng)的DQS信號等長（一般在50mil內(nèi)），盡量同組信號同層布線。
4、數(shù)據(jù)組與對應(yīng)的時(shí)鐘信號也需要有一定的等長，為了給后續(xù)調(diào)試留出更多的裕量，一般這個(gè)等長比時(shí)序仿真出來的結(jié)果更短，常見的在±500mil內(nèi)。因?yàn)閰⒖嫉臅r(shí)鐘關(guān)系，這也意味著數(shù)據(jù)組與組之間的長度偏差也在±500mil內(nèi)。當(dāng)然這些等長范圍都是一些經(jīng)驗(yàn)值，具體的更要看對應(yīng)的芯片。
好了，以上只是對DDR2的設(shè)計(jì)做了一部分常規(guī)性的總結(jié)，那么問題來了~
