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Thunderbolt的ESD防護(hù)如何實(shí)現(xiàn)?

發(fā)布時(shí)間:2012-12-03 責(zé)任編輯:abbywang

【導(dǎo)讀】由于Thunderbolt是超高速的傳輸接口,在系統(tǒng)上屬外露給使用者可以插拔的接口,必然是靜電放電(ESD)破壞的高風(fēng)險(xiǎn)區(qū),因此ESD防護(hù)方案在此是絕對(duì)必要的。

Thunderbolt超高速傳輸技術(shù)自Intel實(shí)驗(yàn)室Light Peak計(jì)劃開發(fā)出來,因?yàn)镻CIe已是開發(fā)成熟的界面,加上DisplayPort的開放性,以兩者為基礎(chǔ),Thunderbolt技術(shù)以一顆橋接PCIe以及視訊整合的芯片,能夠在3公尺的線長(zhǎng)內(nèi)傳輸達(dá)10Gbps的數(shù)據(jù)以及10瓦的供電,來做為界面控制,而接口在目前是先以銅纜來實(shí)現(xiàn)。在Intel與Apple的密切合作下,迅速地實(shí)際應(yīng)用在Mac系列的產(chǎn)品上,以提供快速的數(shù)據(jù)傳輸服務(wù)。

目前在Mac系列上的Thunderbolt是建構(gòu)在mini-DisplayPort的實(shí)體接口上,其每條訊號(hào)線的傳輸速度規(guī)格如表圖1所示。而由于Thunderbolt是超高速的傳輸接口,在系統(tǒng)上屬外露給使用者可以插拔的接口,必然是靜電放電(ESD)破壞的高風(fēng)險(xiǎn)區(qū),因此ESD防護(hù)方案在此是絕對(duì)必要的。

Thunderbolt接口每條訊號(hào)線的傳輸速度規(guī)格
圖1:Thunderbolt接口每條訊號(hào)線的傳輸速度規(guī)格

在設(shè)計(jì)Thunderbolt接口的ESD防護(hù)方案時(shí),因?yàn)檫@個(gè)界面同時(shí)具備有數(shù)字影像以及數(shù)據(jù)傳輸?shù)哪芰?,因此在額外加入的ESD防護(hù)組件設(shè)計(jì)時(shí),必須特別注意不可以影響到其超高速訊號(hào)的傳輸質(zhì)量,為此晶焱科技特別設(shè)計(jì)了一顆ESD防護(hù)IC -- AZ1065-06F,其每一根I/O接腳的寄生電容僅有0.27pF,可避免影響到高達(dá)10Gbps的訊號(hào)傳輸質(zhì)量,而一個(gè)Thunderbolt接口僅需要2顆AZ1065-06F再加一顆AZ4024-01H就可以完整地保護(hù)此接口不受ESD的威脅。

完整的接口接線圖
圖2:完整的接口接線圖

因?yàn)門hunderbolt接口的傳輸速率高達(dá)10Gbps,在設(shè)計(jì)ESD防護(hù)方案時(shí),除了要盡量降低ESD防護(hù)組件接腳的寄生電容外,還必須維持PCB繞線(traces)的差動(dòng)阻抗(differential impedance)不受影響,所以AZ1065-06F在設(shè)計(jì)時(shí),還必須特別將其package接腳的空間間隔做特別設(shè)計(jì),以符合維持PCB traces的differential impedance不會(huì)因?yàn)榧由狭薃Z1065-06F而有所改變。

AZ1065-06F實(shí)際的PCB布局(layout)范例
圖3:AZ1065-06F實(shí)際的PCB布局(layout)范例

在ESD防護(hù)IC的接腳之寄生電容與空間間隔,符合了不影響訊號(hào)傳輸質(zhì)量的要求后,接著就要檢視ESD防護(hù)IC所能提供的ESD防護(hù)效果。AZ1065-06F的每一根接腳對(duì)地,都被設(shè)計(jì)成可以承受IEC61000-4-2 contact mode 8KV以上的ESD轟擊,且其所提供的箝制電壓(Clamping Voltage)在6KV時(shí)僅有13V而已。因此AZ1065-06F除了本身的ESD防護(hù)性能力外,更結(jié)合了如圖2和圖3的接線與PCB layout設(shè)計(jì),使得Thunderbolt接口可以承受高達(dá)8KV的ESD轟擊,而不會(huì)有受到破壞的危險(xiǎn)狀況發(fā)生。

這樣的設(shè)計(jì)可以大大地降低Thunderbolt接口因ESD轟擊而失效的機(jī)率,也是現(xiàn)今高速電子產(chǎn)品迫切需要的防護(hù)設(shè)計(jì),因?yàn)檫@類高速接口對(duì)應(yīng)的主要傳輸芯片,都是采用最先進(jìn)的半導(dǎo)體制程所設(shè)計(jì),這類先進(jìn)制程的高速芯片本身對(duì)ESD耐受能力極為薄弱,所以對(duì)接口的ESD防護(hù)方案必需要極為仰賴。

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