【導(dǎo)讀】在所有器件特性中，噪聲可能是一個(gè)特別具有挑戰(zhàn)性、難以掌握的設(shè)計(jì)課題。這些挑戰(zhàn)常常導(dǎo)致一些道聽途說的設(shè)計(jì)規(guī)則，并且開發(fā)中要反復(fù)試錯(cuò)。本文將解決相位噪聲問題，目標(biāo)是通過量化分析來闡明如何圍繞高速數(shù)模轉(zhuǎn)換器中的相位噪聲貢獻(xiàn)進(jìn)行設(shè)計(jì)。本文旨在獲得一種"一次成功"的設(shè)計(jì)方法，即設(shè)計(jì)不多不少，剛好滿足相位噪聲要求。
從一塊白板開始，首先將DAC視作一個(gè)模塊。噪聲可能來自內(nèi)部，因?yàn)槿魏螌?shí)際元器件都會(huì)產(chǎn)生某種噪聲；也可能來自外部噪聲源。外部噪聲源可通過DAC的任何外部的任何外部任意連接，包括電源、時(shí)鐘和數(shù)字接口等，進(jìn)入其中。圖1顯示了這些可能性。下面將對(duì)每一種可能的噪聲嫌疑對(duì)象分別進(jìn)行研究，以了解其重要性。
圖1.DAC相位噪聲來源
首先討論數(shù)字接口，它恰好是最容易處理的。數(shù)字I/O負(fù)責(zé)接收要在模擬域中輸出的數(shù)字采樣信號(hào)。眾所周知，如眼圖所示，數(shù)字電路和收到的波形多含噪聲。由此看來，相應(yīng)的問題是：是否所有這種噪聲和活動(dòng)都能滲入DAC內(nèi)部的不同區(qū)域且表現(xiàn)為相位噪聲？當(dāng)然，數(shù)字接口可能在別處引起噪聲，但這里關(guān)心的是相位噪聲。
為了證明I/O是否需要關(guān)切，我們比較了 AD9162 系列高速DAC器件開啟和關(guān)閉數(shù)字接口兩種情況下的相位噪聲。無數(shù)字接口時(shí)，器件的NCO模式內(nèi)部生成波形，DAC事實(shí)上變成DDS發(fā)生器。圖2顯示了實(shí)驗(yàn)結(jié)果。
圖2.不同插值時(shí)的相位噪聲
相位噪聲的峰值會(huì)根據(jù)接口的具體情況發(fā)生變化?，F(xiàn)在我們感興趣的是，噪聲和所有曲線在彼此之上。因此，對(duì)于這個(gè)產(chǎn)品線，盡管由于系統(tǒng)要求可能要注意雜散，但接口不是問題。發(fā)現(xiàn)接口無需擔(dān)心之后，我們感興趣的下一個(gè)方面是時(shí)鐘。
時(shí)鐘
DAC時(shí)鐘是DAC中產(chǎn)生相位噪聲的首要原因。此時(shí)鐘決定何時(shí)發(fā)送下一樣本，故相位（或時(shí)序）中的任何噪聲都會(huì)直接影響輸出的相位噪聲，如圖3所示。此過程可以視作各相繼離散值與一個(gè)矩形函數(shù)相乘，其時(shí)序由時(shí)鐘定義。在頻域中，乘法轉(zhuǎn)換為卷積運(yùn)算。結(jié)果，期望的頻譜被時(shí)鐘相位噪聲所破壞，如圖4所示。但是，確切的關(guān)系并不是顯而易見的。下面將給出簡(jiǎn)明推導(dǎo)。
圖3.時(shí)鐘與相位噪聲的相關(guān)性
圖4.相位噪聲卷積
獲取時(shí)鐘和輸出的時(shí)間快照，圖5顯示了一個(gè)波形實(shí)例。其目的是求出時(shí)鐘和輸出的噪聲幅度之比，如圖6中的紅色箭頭所示：可以畫直角三角形，雖然任一邊長(zhǎng)都不知道，但兩個(gè)三角形有共同的水平邊。
圖5.波形快照
圖6.相位噪聲關(guān)系
設(shè)斜率為相應(yīng)波形的導(dǎo)數(shù)，根據(jù)幾何可得出以下等式：
針對(duì)DAC噪聲重新整理，得出下式：
我們常常對(duì)正弦或接近正弦的DAC輸出和時(shí)鐘波形感興趣，所以上述結(jié)果可進(jìn)一步簡(jiǎn)化。如果這一假設(shè)不成立，則仍應(yīng)使用上式。
重新整理后得到：
注意，噪聲關(guān)系等同于相對(duì)于相應(yīng)波形幅度的關(guān)系，因此可以將其簡(jiǎn)潔地歸納為相對(duì)于載波的關(guān)系。另外，通過使用對(duì)數(shù)單位，我們得到下式：
根據(jù)信號(hào)頻率與時(shí)鐘頻率之比，相對(duì)于載波的噪聲放大或縮小。信號(hào)頻率每降低一半，噪聲改進(jìn)6 dB。研究幾何圖像可知這是合理的，因?yàn)橄旅娴娜切螘?huì)變得更尖銳，垂直邊會(huì)縮小。還應(yīng)注意，如果噪聲以相同幅度提高，則提高時(shí)鐘幅度不會(huì)改善相位噪聲。
為了證明這一點(diǎn)，可通過調(diào)制輸入DAC的時(shí)鐘來模擬相位噪聲。圖7顯示5 GHz DAC時(shí)鐘上有100 kHz的輕度相位調(diào)制。其上還繪出了500 MHz和1 GHz的輸出頻譜。信號(hào)音確實(shí)遵循了這種關(guān)系。從5 GHz時(shí)鐘到500 MHz DAC輸出觀測(cè)到20 dB降幅，從500 MHz輸出到1 GHz輸出觀測(cè)到6 dB增幅。
圖7.帶100 kHz相位調(diào)制的時(shí)鐘輸出相位噪聲.
精密受控的實(shí)驗(yàn)固然好，但我們關(guān)心的是實(shí)際噪聲。用寬帶頻率合成器 ADF4355 代替發(fā)生器，圖8顯示了新時(shí)鐘源的相位噪聲曲線，對(duì)應(yīng)的DAC輸出為時(shí)鐘頻率的½和¼。噪聲特性得到保留，每次降低6 dB。應(yīng)注意，PLL未針對(duì)最佳相位噪聲而優(yōu)化。目光敏銳的讀者會(huì)注意到，在小偏移處有一些預(yù)期偏差，但這是不同基準(zhǔn)源引起的正?，F(xiàn)象。
圖8.采用寬帶頻率合成器時(shí)鐘源時(shí)的DAC輸出相位噪聲
另一個(gè)需要探討的方面是輸入功率與噪聲的"無關(guān)性"。只有噪聲功率與載波的差異才是重要的。這意味著，直接放大時(shí)鐘信號(hào)是沒有益處的。圖9說明情況確是如此。唯一的變化是噪底略有提高，這要?dú)w因于信號(hào)發(fā)生器。這一看法僅在合理范圍內(nèi)有效；在某一特定點(diǎn)，時(shí)鐘的貢獻(xiàn)會(huì)變得非常弱，以致于其他因素（如時(shí)鐘接收器噪聲）開始占主導(dǎo)地位。
圖9.相位噪聲與輸入功率的關(guān)系
最后簡(jiǎn)單說明一下新采樣方案2× NRZ。AD9164 DAC系列器件引入了這種新采樣模式，在時(shí)鐘的上升沿和下降沿均可轉(zhuǎn)換采樣數(shù)據(jù)。不過，盡管有這些變化，相位噪聲特性卻保持不變。圖10比較了原NRZ模式和這一新模式。圖中曲線表明相位噪聲相同，但可以看到噪底有所上升。這一結(jié)論的前提是上升沿和下降沿的噪聲特性相同，對(duì)大多數(shù)振蕩器而言這一前提確實(shí)成立。
圖10.相位噪聲和2× NRZ
電源
噪聲的下一個(gè)可能進(jìn)入點(diǎn)是電源。芯片上的所有電路都必須通過某種方式供電，這就給噪聲傳播到輸出提供了很多機(jī)會(huì)。具體機(jī)制取決于電路，不過下面著重指出了幾種可能性。DAC輸出端通常由電流源和MOS開關(guān)組成，開關(guān)引導(dǎo)電流通過正引腳或負(fù)引腳（圖11）。顯然，電流源從外部電源獲得功率，任何噪聲都會(huì)反映為電流波動(dòng)。噪聲可以經(jīng)過開關(guān)到達(dá)輸出端，但這僅解釋了基帶直接耦合。要貢獻(xiàn)相位噪聲，此噪聲必須上混頻到載波頻率。這一過程是通過開關(guān)MOSFET完成的，其充當(dāng)平衡混頻器。噪聲的另一路徑是通過上拉電感，其從供電軌設(shè)置直流偏置，這里存在的任何噪聲都會(huì)流到晶體管。這種波動(dòng)會(huì)改變其工作條件，如源漏電壓和電流源負(fù)載等，引起電流變化，從而又一次上混頻到RF信號(hào)。一般來說，如果開關(guān)切換能能夠把噪聲混頻到目標(biāo)信號(hào)， 這些開關(guān)電路都是電源噪聲在輸出信號(hào)中的相位噪聲的貢獻(xiàn)者。
圖11.DAC電流源
鑒于所有這些電路和混頻現(xiàn)象，要快速模擬所有這些行為是相當(dāng)困難的。相反，對(duì)其他模擬模塊的特性分析可以給我們帶來一些啟發(fā)。穩(wěn)壓器、運(yùn)算放大器和其他IC會(huì)規(guī)定電源抑制比。電源抑制性能衡量負(fù)載對(duì)電源變化的靈敏度，可用于這里的相位噪聲分析。然而，使用的不是抑制比，而是調(diào)制比：電源調(diào)制比(PSMR)。傳統(tǒng)PSRR方法對(duì)基帶應(yīng)用中的DAC仍然有用，但與此處無關(guān)。下一步是獲得具體數(shù)據(jù)。
測(cè)量PSMR要求調(diào)制待研究的供電軌。典型設(shè)置見圖12。電源調(diào)制通過一個(gè)插在穩(wěn)壓器與負(fù)載之間的耦合電路獲得，疊加上一個(gè)由信號(hào)發(fā)生器產(chǎn)生的正弦信號(hào)。耦合電路的輸出通過一個(gè)示波器監(jiān)控，以找出實(shí)際電源調(diào)制。最終得到的DAC輸出饋入一個(gè)頻譜分析儀。PSMR等于從示波器發(fā)現(xiàn)的電源交流分量與載波周圍的調(diào)制邊帶電壓之比。
圖12.PSMR測(cè)量
存在多種不同的耦合機(jī)制。ADI公司應(yīng)用工程師Rob Reeder在應(yīng)用筆記 MS-2210 中解釋了如何利用LC電路來測(cè)量ADC的PSMR。其他選項(xiàng)包括電源運(yùn)算放大器、變壓器或?qū)Ｓ谜{(diào)制電源。這里使用的方法是變壓器。建議使用高匝數(shù)比以降低信號(hào)發(fā)生器的源阻抗。圖14顯示了典型測(cè)量結(jié)果。
采用1:100匝數(shù)比的電流檢測(cè)變壓器和函數(shù)發(fā)生器，1.2 V時(shí)鐘電源用500 kHz信號(hào)調(diào)制，所得峰峰值電壓為38 mV。DAC時(shí)鐘速度為5 GSPS。所得輸出在一個(gè)滿量程1 GHz、–35 dBm載波上引起邊帶。將功率轉(zhuǎn)換為電壓，然后利用調(diào)制電源電壓求比值，所得PSMR為–11 dB。
圖13.時(shí)鐘電源調(diào)制
圖14.調(diào)制邊帶
執(zhí)行單個(gè)數(shù)據(jù)點(diǎn)，可以在多個(gè)頻率上進(jìn)行掃描。但是，AD9164 DAC總共包含8個(gè)電源。一種方案是測(cè)量所有電源，但我們可以把重點(diǎn)放在最敏感的電源上：AVDD12、AVDD25、VDDC12和VNEG12。某些電源（如SERDES）與本分析無關(guān)，故不包括在內(nèi)。掃描多個(gè)頻率和電源，結(jié)果總結(jié)于圖15中。
圖15.掃描頻率測(cè)得的電源PSMR
時(shí)鐘電源是最為敏感的供電軌，然后是負(fù)1.2 V和2.5 V模擬電源，1.2 V模擬電源則不是很敏感。加以適當(dāng)考慮的話，1.2 V模擬電源可由開關(guān)穩(wěn)壓器供電，但時(shí)鐘電源完全相反：它需要由超低噪聲LDO提供以獲得最優(yōu)性能。
PSMR只能在一定頻率范圍內(nèi)測(cè)量。下限受衰減的磁耦合限制。所選變壓器的截止頻率較低，約為數(shù)十kHz。在上限，去耦電容會(huì)降低負(fù)載阻抗，導(dǎo)致供電軌越來越難以驅(qū)動(dòng)。只要功能不受影響，為了測(cè)試目的可以移除一些電容。
使用PSMR之前，應(yīng)注意幾點(diǎn)。不同于PSRR，PSMR取決于波形功率或數(shù)字倒退（后者就DAC而言）。信號(hào)功率越低，則邊帶越低，比例關(guān)系為1:1。但是，回退回退倒退對(duì)設(shè)計(jì)人員無益，因?yàn)檫厧鄬?duì)于載波是恒定的。第二點(diǎn)是與載波頻率的相關(guān)性。載波掃描顯示，在較高頻段時(shí)性能會(huì)以不同速率發(fā)生線性衰減。有意思的是，供電軌越敏感，斜率越陡。例如，時(shí)鐘電源的斜率為–6.4 dB/倍頻程，而負(fù)模擬電源的斜率為–4.5 dB/倍頻程。采樣速率也會(huì)影響PSMR。最后，PSMR僅提供相位噪聲貢獻(xiàn)的上限，因?yàn)樗⑽磁c同時(shí)產(chǎn)生的幅度噪聲區(qū)分開來。
圖16.電源PSMR與信號(hào)頻率的關(guān)系
考慮到這些不同的噪聲要求，考察不同電源方案有助于理解電源 對(duì)相噪的影響。LDO是久經(jīng)考驗(yàn)的穩(wěn)壓器，尤其適合用來實(shí)現(xiàn)最佳 噪聲性能。然而，不是任何LDO都行。圖17中的15002C曲線顯示了 AD9162 DAC初始評(píng)估板的相位噪聲。DAC輸出設(shè)置為3.6 GHz，DAC 時(shí)鐘速度為4 GHz，來自Wenzel時(shí)鐘源。在1 kHz到100 kHz的相位噪 聲高原上，占主導(dǎo)地位的疑似時(shí)鐘電源噪聲： ADP1740 LDO。利用此LDO的頻譜噪聲密度曲線和DAC PSMR測(cè)量結(jié)果（圖16），也可以計(jì)算其貢獻(xiàn)并繪出曲線，如圖17所示。雖然因?yàn)橥馔贫鴽]有精確對(duì)齊，但計(jì)算得到的點(diǎn)與實(shí)測(cè)噪聲是合理對(duì)齊的，證實(shí)了時(shí)鐘電源對(duì)噪聲的影響。在電源解決方案的重新設(shè)計(jì)中，此LDO被更低噪聲的 ADP1761取代。在某些偏移處噪聲降低多達(dá)10 dB，接近時(shí)鐘的貢獻(xiàn)(15002D)。
圖17.AD9162評(píng)估板噪聲
噪聲不僅會(huì)因?yàn)榉€(wěn)壓電源的器不同而大不相同，而且可能受到輸出電容、輸出電壓和負(fù)載影響。應(yīng)當(dāng)仔細(xì)考慮這些因素，尤其是對(duì)于敏感的供電軌。另一方面，根據(jù)整體系統(tǒng)要求，LDO不一定需要。
通過適當(dāng)?shù)腖C濾波，開關(guān)穩(wěn)壓器可提供電源，從而簡(jiǎn)化電源解決方案。同LDO一樣，從穩(wěn)壓器NSD開始，并相應(yīng)地展開設(shè)計(jì)。但由于采用LC濾波器，所以應(yīng)注意串聯(lián)諧振。不僅瞬變會(huì)變得難以駕馭，而且諧振頻率附近可能出現(xiàn)電壓增益，提高供電軌噪聲和相位噪聲。諧振可通過對(duì)電路降低Q值——給電路增加損耗性元件，加以控制。下圖顯示了來自另一個(gè)設(shè)計(jì)的例子，其采用AD9162 DAC。
在該設(shè)計(jì)中，時(shí)鐘電源也是由ADP1740 LDO提供高，但其后接一個(gè)LC濾波器。原理圖顯示了所考慮的濾波器，RL模型表示電感，RC模型表示主濾波電容(C1+R1)。濾波器響應(yīng)如圖20所示，特征諧振用紅線表示。正如所料，此濾波器的跡象特征出現(xiàn)在相位噪聲響應(yīng)中，即圖21中的藍(lán)色曲線。由于濾波作用，100 kHz附近的噪聲趨穩(wěn)，隨后急劇下降。幸運(yùn)的是，LC濾波器峰化不夠嚴(yán)重，未引起明顯的尖峰，但濾波器仍可改善。這里采用的方案是再增加一個(gè)較大電容和一個(gè)適當(dāng)?shù)拇?lián)電阻，用來消耗能量。圖中所示的串聯(lián)電路由22 μF電容和100 mΩ電阻組成，它使響應(yīng)平穩(wěn)很多（藍(lán)色曲線）。最終結(jié)果是此頻率偏移附近的相位噪聲得到改善，參見圖21中的黃色曲線。
圖18.LC濾波器和去Q網(wǎng)絡(luò)
圖19.LC濾波器響應(yīng)
圖20.相位噪聲響應(yīng)
最后需要分析的噪聲源是器件本身的相位噪聲。AD9164 DAC系列器件的相位噪聲非常低，難以量化。消除所有預(yù)期噪聲源后，殘余噪聲來自DAC，如圖22所示。圖中也顯示了仿真的相位噪聲曲線，其與測(cè)量結(jié)果相當(dāng)吻合。在某些區(qū)域，時(shí)鐘相位噪聲仍占主導(dǎo)地位。
圖21.AD9162相位噪聲
結(jié)語
面對(duì)上文討論的所有噪聲源，設(shè)計(jì)人員可能會(huì)茫然不知所措。一種簡(jiǎn)單的做法是采取某種"推薦解決方案"；但對(duì)任何具體設(shè)計(jì)要求而言，這都是次優(yōu)做法。與RF信號(hào)鏈和精密誤差預(yù)算類似，設(shè)計(jì)過程中可以使用相位噪聲預(yù)算。利用時(shí)鐘源相位噪聲、各供電軌的PSMR結(jié)果、LDO噪聲特性和DAC設(shè)置，可以計(jì)算并優(yōu)化各噪聲源的噪聲貢獻(xiàn)。圖22顯示了一個(gè)預(yù)算示例。正確考慮所有噪聲源，便可分析和管理相位噪聲，并確保信號(hào)鏈設(shè)計(jì)一次成功。
圖22.相位噪聲預(yù)算示例
參考電路
Brannon，Brad。應(yīng)用筆記AN-756，采樣系統(tǒng)以及時(shí)鐘相位噪聲和抖動(dòng)的影響。ADI公司，2004。
Reeder, Rob。 "高速ADC的電源設(shè)計(jì)." ADI公司，2012年2月。
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